Altera为三速以太网MegaCore®功能提供大量的文档和强大的支持，帮助您轻松快捷的开发调试以太网应用，例如10/100 Mbps (快速以太网)和1000 Mbps (千兆以太网)线路卡、NIC卡以及交换机等。
资料
应用笔记
- AN 440：加速Nios II网络应用 (PDF)
- AN 477：采用HardCopy设计RGMII接口 (PDF)
- AN 483：三速以太网数据通路参考设计 (PDF)
- AN 518：使用Stratix III器件的软核CDR模式实现SGMII接口 (PDF)
- AN 585：使用三速以太网测试台进行仿真调试 (PDF)
- AN 633：采用LVDS I/O和GX收发器在三速以太网设计中实现环回(PDF)
- AN 647：单端口三速以太网和板上PHY芯片参考设计 (PDF)
参考设计
- Stratix® IV GX器件三速以太网参考设计
- Arria® II GX器件三速以太网参考设计
设计实例
- TSE：采用外部PHY延时特性约束三速以太网RGMII接口
- TSE：使用外部ALTGX / ALTLVDS例化TSE
- TSE：使用ALTLVDS作为收发器在TSE中实现复位排序
- TSE：使用ALTGX作为收发器在TSE中实现复位排序
Altera知识数据库
知识数据库提供支持解决方案，回答常见问题，提供关于三速以太网MegaCore功能已知问题的信息。
以下是经常被参考的解决方案：
中文版：
- 为什么在Cyclone IV GX器件上使用三速以太网IP MegaCore会出现布局布线错误？
- 为什么Triple Speed Ethernet IP MegaCore的PCS only模式以及 PCS plus PMA模式的reset_rx_clk 和reset_tx_clk信号没有分别同步于 rx_clk 和 tx_clk？
- 为什么Triple Speed Ethernet IP MegaCore的LVDS的发送和接收锁相环共享同一个锁相环时会失败？
- 为什么Triple Speed Ethernet IP MegaCore的LVDS的发送和接收锁相环共享同一个锁相环时会失败？
- 为什么多个Triple Speed Ethernet IP MegaCore with LVDS I/O 例化时无法共享同一个锁相环？
- 为什么多个带有高速收发器的三速以太网IP MegaCore不能成功的放入到同一个收发器块中?
- 在Link LED显示为link down 时，为什么无法通过Avalon MM接口读写TSE PCS 寄存器？
从这里找到三速以太网MegaCore功能的其他解决方案。
在线培训课程
开发套件
为三速以太网MegaCore功能提供以下开发套件：
