设计输入和综合

• 您可以更轻松快捷的使用并管理您的Quartus II 订购版软件和Altera知识产权(IP)内核许可。通过我们新的在线自助服务许可中心，您能够随时查看、修改、产生并管理您的许可。

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• Quartus II 软件支持各种设计输入方法，包括VHDL、Verilog、原理图设计、模块编辑器和第三方网表
• 提供教程指导并帮助您开始进行设计

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• 您可以在命令行中独立运行Quartus II 软件综合、布局布线、时序分析和编程模块。
• 使用方便的工具命令语言(Tcl)界面

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• 高密度FPGA效能最高的渐进式设计方法
• 设计编译时间缩短了近70％
• 同时支持自上而下和自下而上基于团队的设计，实现了最短的设计迭代编译时间。
• 需要在设计过程开始时进行设置

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• 自动生成互联逻辑和HDL，连接知识产权(IP)功能和子系统。
• 采用FPGA优化芯片网络(NoC)新技术，实现高性能系统。
• 通过设计重用流程功能，提高系统灵活性。

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• 使您能够迅速方便地构建并评估嵌入式系统
• 集成了Altera或者Altera宏功能合作伙伴计划(AMPPSM)成员提供的商用知识产权
• 支持您建立自己的可重用定制组件
• 生成HDL来构建针对每一系统需求而进行了优化的互联架构

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• 支持前端I/O引脚分配和验证
• 可在设计过程中尽早开始PCB布板
• 您能够在任何时候修改并验证引脚分配
• 简化了引脚分配和管理

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• 对于全面编译之后小的工程改动(ECO)，快速重新编译特性将编译时间平均缩短了65％，进一步保留了设计时序，从而提高了您的效能。模块中通常进行的小的设计改动包括增加寄存器、改变I/O位置，或者重新连接SignalTapTM II 探针等。当您满足了时序要求，或者只需要加快编译速度时，请使用快速重新编译功能进行小的设计改动。

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• 采用综合、适配器、汇编器和时序分析模块处理设计文件
• 提供教程来指导并帮助您开始进行设计
• 可修改的适配器努力等级选项和设置
• 支持资源的分配设置
• 生成下载到器件的编程文件

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