Stratix GX器件的片内匹配

由于系统速度和时钟沿速率不断增加，信号完整性变得至关重要。为了改善信号完整性，单端和差分信号应该合适地匹配。匹配可以用电路板上的外部匹配电阻或片内匹配技术实现。图1比较了无匹配和使用Stratx™ GX片内匹配信号的完整性。

图1. Stratix GX片内匹配改善了信号完整性
Figure 1. Stratix GX On-Chip Termination Improves Signal Integrity

Altera的Stratix GX器件支持片内匹配和外部匹配方案，见表1。

表1：匹配方案支持
匹配类型	片内	外部
串行	是	是
并行	否	是
差分	是	是
收发器	是	是

片内匹配和片外匹配优点

片内匹配无需外部电阻，简化了印刷电路板（PCB）的设计。Stratix GX片内匹配优点见表2。

表2：Stratix GX片内匹配的优点
优点	说明
改善信号完整性	片内匹配消除了分支效应，有助于防止传输线反射。
更简单的单板设计	片内匹配对外部电阻的需求最少，允许设计者用更少的电阻、更少的电路板走线和更小的电路板面积，从而让电路板的布局更简单。
更低的成本	采用片内匹配，电路板上需要更少的电阻，更少的走线和更小的空间。系统设计者在布局上花费更少的时间,缩短设计者的布局时间和电路板上部件的数量都能够降低整个系统的成本。
增强系统的可靠性	片内匹配减少了PCB上部件的数量，因此增强了系统可靠性。

另一方面，采用外部电阻匹配提供了更小的匹配误差，推荐用于需要严格阻抗误差的情况。Altera提供了一个外部匹配设计套件，推荐采用低成本小型化电阻排，包括电路板原理图和布版范例以及仿真和测试结果。图2描述了采用电阻排实现片外匹配。

图2. 使用电阻元件的片内匹配

图2. 使用电阻元件的片内匹配

串行匹配

Stratix GX器件支持LVTTL、LVCMOS、SSTL-18和SSTL-2单端I/O标准的片内串行匹配（见表3）。为输出信号提供片内匹配匹配传输线电阻，通常25Ω或50Ω。设计者可以在一些一般应用中使用这种匹配，也可以用来和双数据率（DDR）SDRAM存储器接口。

表3：串行匹配支持的I/O标准
标准	电阻()
3.3-V, 2.5-V, 1.8-V, 1.5-V LVTTL	25或50
3.3-V, 2.5-V, 1.8-V, 1.5-V LVCMOS	25或50
SSTL-18, SSTL-2 (Class I)	25
SSTL-18, SSTL-2 (Class II)	25

并行匹配

Straitx GX器件通过外部电阻支持并行匹配。Altera提供了包括低成本小型电阻元件，电路板原理图和布局示例建议的外部匹配设计套件，以及仿真和测试结果。

差分匹配

设计者在需要支持高速接口协议的系统应用中使用差分匹配，如SPI-4.2、SFI-4、XSBI、RapidIO™、HyperTransport、NPSI和UTOPIA IV标准。

Stratix GX器件支持LVDS和HyperTransport™输入的片内差分匹配。片内匹配电阻值见图3，R_D, 是100 .

图3. 片内差分匹配

Figure 3. On-Chip Differential Termination

收发器匹配

Stratix GX器件在收发器中的发送和接收缓冲中有内建的片内匹配。这种匹配改善了信号完整性，提供支持1.5V PCML I/O标准。设计者可以把匹配电阻值设置为50、60或70 ，这样差分电阻分别为100 、120 或140 。有关详细情况，参考收发器技术详情页面和AN 209: Using Terminator Technology in Stratix & Stratix GX Devices.

用户名:
密码:
	记住我