Stratix III 器件I/O互联

Stratix^® III 器件I/O引脚所具有的系统级性能和灵活性实现了与多种器件的通信。TimeQuest、同时开关噪声(SSN)估算器和引脚规划器等知识产权(IP)内核和软件工具可以迅速实现集成，使用方便。

表 1. Stratix III 器件 I/O 互联简介
特性	详细说明
所有 I/O 块支持 LVDS	侧面 I/O 块 132 个全双工 1.25Gbps 、真 LVDS 通道 (132 Tx + 132 Rx) 顶层和底层 I/O 块 288 个伪低速 LVDS 通道
所有 I/O 块支持双倍数据速率 (DDR)	每个 DQ 引脚后面为 31 个硬件 I/O 寄存器，实现同类最佳的 DDR 支持。顶层和底层 I/O 块达到 800 Mbps (400 MHz) 侧面 I/O 块达到 667 Mbps (333 MHz)
独立块	24 个独立用户 I/O 块，提供灵活高效的引脚。纵向移植通用块结构

差分信号
外部存储器接口

单端I/O支持
信号完整性

差分信号

Stratix III 器件 I/O 的侧面 I/O 块支持高性能直流耦合 LVDS 发送和接收通道，顶层和底层 I/O 块还提供低速 LVDS 。每对高速侧面 I/O LVDS 提供硬件动态相位对齐 (DPA) 模块，以消除时钟至通道和通道至通道斜移，如图 1 所示。 Stratix III 器件高速 LVDS I/O 支持 SPI-4.2 、 SFI-4 、 SGMII 、 Utopia IV 、 10 GbE XSBI 、 RapidIO TM 和 SerialLite 等接口标准。

特性	详细说明
表 *2. Stratix III 器件差分信号 I/O 特性简介*
高速 LVDS	为软核 CDR 提供硬件 DPA 模块，带有串化器 / 解串器 (SERDES) 和前向时钟可编程预加重和电压输出差分信号 (V_OD) 差分片内匹配 (OCT)

图1. 带有前向时钟的硬件DPA和SERDES模块

Figure 1. Hard DPA and SERDES Block with Clock-Forwarding Capability

单端 I/O 支持

Stratix III 器件 I/O 支持 LVTTL 、 LVCMOS 、 SSTL 、 HSTL 、 PCI 和 PCI-X 等单端 I/O 标准。

特性	详细说明
表 3. Stratix III 器件单端 I/O 特性简介
单端 I/O	可编程摆率和驱动能力动态走线补偿 ( 可变延迟链对输入和输出信号提供电路板走线失配补偿 ) 串行、并行和动态 OCT

关于 OCT 的详细信息，请访问 Stratix III 片内匹配。

I/O标准	性能目标 (1)	典型应用	说明
*表4. 差分和单端I/O支持*
差分 I/O
LVDS	1.25 Gbps	芯片至芯片	OCT
差分 HSTL	400 MHz	存储器	OCT
差分 SSTL	400 MHz	存储器	OCT
LVPECL	350 MHz	普通应用	仅时钟输入
单端 I/O
3.0-V/2.5-V/1.8-V LVTTL	167 MHz	普通应用	阻抗匹配
3.0-V/2.5-V/1.8-V/1.5-V/1.2-V LVCMOS	167 MHz	普通应用	阻抗匹配
SSTL-2 Class I & II	250 MHz	存储器	串行和并行 OCT
SSTL-18 Class I & II	400 MHz	存储器	串行和并行 OCT
1.8-V/1.5V/1.2-V HSTL I & II	400 MHz	存储器	串行和并行 OCT
3.0-V PCI	66 MHz	PC 、嵌入式	阻抗匹配
3.0-V PCI-X 1.0	133 MHz	PC 、嵌入式	阻抗匹配

注释：

未定的特性

高速外部存储器接口支持

Stratix III 器件 I/O 引脚可以支持现有和新兴的外部存储器标准，例如频率高达 400 MHz 的 DDR 、 DDR2 、 DDR3 、 QDRII 、 QDRII+ 和 RLDRAMII 。自校准数据通路利用新的 I/O 结构，进行动态调整，在不同工艺、电压和温度条件下，提供最可靠的工作频率。

特性	详细说明
表 5. Stratix III 外部存储器接口 I/O 特性简介
外部存储器支持	带有对齐和同步功能的 HDR 单倍数据速率(SDR)和半数据速率(HDR–SDR频率减半，数据宽度加倍)输入和输出选择去斜移、读/写调整和时钟域交叉功能

存储器标准	I/O 标准	最大时钟速率	最大数据速率
*表 6. 外部存储器接口性能(1)*
DDR SDRAM	SSTL-2	200	400 Mbps
DDR2 SDRAM	SSTL-1.8	400	800 Mbps
DDR3	SSTL-1.5	400	800 Mbps
QDRII	1.8v / 1.5v HSTL	350	1400 Mbps
QDRII +	1.8v / 1.5v HSTL	350	1400 Mbps
RLDRAMII	1.8v HSTL	400	800 Mbps

注释:

未定的特性

存储器解决方案中心

信号完整性

Stratix III 器件I/O块在芯片和封装级上进行改进，具有同类最佳的信号完整性、低SSN以及优异的眼图质量，这些改进包括：

特性	详细说明
表 7. Stratix III 器件信号完整性 I/O 特性简介
信号完整性	8:1:1用户I/O至电源/地比经过优化的信号回路交差输出延迟控制经过优化的管芯和封装去耦合

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单端 I/O 支持

高速外部存储器接口支持

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