低成本收发器的开发各有不同。借助Altera Cyclone® V FPGA系列的灵活性，您可以全面利用所有收发器资源，在体积更小、成本更低的器件中实现设计。Cyclone V FPGA能够非常灵活的通过增强构建模块以尽可能低的功耗来实现独立协议和专用协议。
通过为市场提供成本最低、功耗最低的FPGA，Altera Cyclone® V FPGA拓展了Cyclone FPGA系列。随着含有收发器I/O的FPGA设计的实际发售(参见图1)，进一步巩固了Altera的收发器领先优势。
Cyclone V FPGA视频：工作在3.125 Gbps和5 Gbps的收发器I/O
Cyclone V系列提供两种型号来满足您的设计需求，3G收发器Cyclone V GX FPGA和5G收发器Cyclone V GT FPGA。
收发器关键特性
- 提供12个数据速率从600 Mbps到3.125 Gbps或者5 Gbps的收发器。
- 易于配置、灵活的收发器数据通路，实现了业界标准协议和专用协议。
- 可编程预加重设置和可调差分输出电压(VOD)提高了信号完整性(SI)。
- 用户可控的接收器均衡功能，补偿物理介质频率相关损耗。
- 收发器动态重新配置，不需要对FPGA重新编程，在同一通道上支持多种协议和数据速率。
- 支持PCI Express® (PCIe®) DisplayPort、V-by-One和SATA配置中的扩谱时钟等协议功能。
- 兼容PCIe、XAUI和Gbps以太网(GbE)物理接口的专用电路。
- PIPE接口直接连接嵌入式PCIe Gen1 (2.5 Gbps)和Gen2 (5 Gbps)硬核知识产权(IP)，支持PCI-SIG®兼容x1、x2或者x4端点或者根端口应用。
- 内置字节排序使帧或者数据包总是起始于已知的字节通道。
- 8B/10B编码器和解码器进行8位至10位编码和10位至8位解码。
- 发射器和接收器PLL电荷泵管芯电源稳压器以及压控振荡器(VCO)实现了优异的噪声抑制功能。
- 片内电源去耦合功能满足了高频时的瞬变电流要求，从而不需要板上去耦合电容。
- PCI-SIG兼容PCIe硬核IP模块中的串行环回、并行环回、反向串行环回以及环回主机和从机功能等诊断特性。
图1所示为Cyclone V收发器结构图，包括物理介质附加 (PMA)和物理编码子层(PCS)。根据用户需要，可以旁路PCS中的模块。
图1.Cyclone V收发器、PMA和PCS结构图
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