Arria V FPGA多端口存储器控制器

多端口存储器控制器硬核知识产权(IP)模块进一步发挥了效能和产品及时面市优势。支持命令和数据重新排序等高级功能大幅度提高了DRAM接口的效率。多端口存储器控制器支持六种功能共享一个存储器，简化了时序逼近，减少了I/O数量，从而节省了PCB空间，提高了总线效率。结果，您节省了时间、系统成本和功耗。

多端口存储器控制器IP支持以下特性：

• 编译期间或者FPGA工作期间的用户可配置时序参数设置
• 支持4-GB外部存储器
• 两个芯片选择
• 8、16、24、32和40位可配置存储器宽度
• 16位和32位数据宽度硬核纠错编码(ECC)支持
• 灵活的架构接口端口配置，支持6个命令端口和256位数据。
• 两个控制器绑定，建立虚拟x64存储器，用于带宽更高的应用。
• 降低了DRAM功耗，包括自动刷新和深度关断等。

如图1所示，多端口存储器控制器含有两个主要模块：

• 多端口前端——处理6个主机之间的存储器读写仲裁。
• PHY——存储器控制器和存储器之间的接口。完成外部存储器的实际读写操作。

图1：多端口存储器控制器体系结构

多端口前端提供仲裁和重新排序功能，例如：

• 提高总线效率的命令和数据重新排序功能
• DRAM命令无序执行
• 冲突检测和结果按序返回
• 动态配置优先级支持，提供绝对和相对优先级调度。

多端口存储器控制器的PHY接口为数据排序和时序控制提供校准功能，例如：

• 增强读FIFO IN输入寄存器通路
• I/O单元中的专用DDR寄存器
• 分辨率25-ps的动态去偏移延时，优化采样窗口。
• 偏移调整电路，支持读写通路上从FPGA逻辑到存储器的全通路校准。
• 片内匹配校准，限制终端匹配变化。
• 片内动态匹配，在串行和并行匹配之间转换，从而优化信号完整性。
• DLL延时链，用于温度补偿DQS相移。

Arria^® V FPGA中的多端口存储器控制器硬核IP支持DDR3和DDR2。Arria V FPGA还支持DDR3和DDR2的软核存储器控制器，以及QDR和RLDRAM等其他类型的存储器。关于存储器接口支持和性能的完整列表，请参考表1。

表1：Arria V FPGA的存储器接口性能