Arria II 收发器简介

在对成本和功耗敏感的收发器应用中，带有嵌入式收发器的Arria^® II FPGA实现了优异的系统带宽和功效。收发器基于40-nm技术，支持多种特性，确保了背板和芯片至芯片应用优异的抖动性能和出众的信号完整性。Arria II 收发器针对成本和功耗进行了优化，支持速率高达6.375 Gbps的标准协议、新出现的协议和专用串行协议。您可以配置收发器所包含的几个数字模块，简化这些协议的实现。

收发器关键特性

• Arria II GX FPGA：带有时钟数据恢复(CDR)功能的16个收发器，支持600 Mbps至6.375 Gbp数据速率。
• Arria II GZ FPGA：带有时钟数据恢复(CDR)功能的24个收发器，支持600 Mbps至6.375 Gbp数据速率。
• 灵活而且容易配置的收发器数据通路，可实现工业标准和专用协议。
• 可编程预加重设置和可调差分输出电压(VOD)，提高了信号完整性。
• 5级用户控制接收器均衡，增益达到7 dB，补偿物理介质的频率相关损耗。
• 收发器动态重新配置，不需要对FPGA重新编程，支持同一通道上的多种协议和数据速率。
• 支持SONET/SDH配置的MSB至LSB传输以及PCI Express (PIPE)配置的扩频时钟等协议功能。
• 专用电路兼容PCI Express (PIPE)、XAUI和千兆以太网物理接口。
• Arria II GX FPGA：PIPE接口可直接连接嵌入式PCI Express Gen1 (2.5 Gbps)硬核知识产权(IP)或者软核 IP。
• Arria II GZ FPGA：PIPE接口可直接连接嵌入式PCI Express Gen1和Gen2 (5.0 Gbps)硬核知识产权(IP)或者软核 IP。
• 每个发射器都有两路锁相环(PLL)输入和独立的时钟分频器，支持每个通道有不同的时钟速率。
• 内置字节排序功能，使帧或者数据包总是从已知的字节通路开始。
• 8B/10B编码器/解码器完成8位至10位编码和10位至8位解码。
• 发射器和接收器PLL电荷泵和压控振荡器(VCO)的管芯电源稳压器，实现了优异的抗噪声性能。
• 片内电源去耦合功能，不需要板上去耦电容，满足了高频时的瞬变电流要求。
• PCI Express硬核IP模块的串行回环、并行回环、反向串行回环、回环主机和从机功能等诊断特性。

结构图

图1显示了Arria II 收发器结构图，包括物理介质附加(PMA)和物理编码子层(PCS)。根据您的需求，可以旁路PCS中的模块。

图1. Arria II 收发器、PMA和PCS结构图

Arria II 收发器包括专用电路，实现600 Mbps至6.375 Gbps的标准和专用协议。收发器使用过采样技术，还能够支持低至270 Mbps的数据速率，这对于支持已有协议和多数据速率协议非常重要。结合Altera^® IP，Arria II 收发器为串行协议实现提供了全面的低风险解决方案。

Arria II GX信号完整性

Arria II GX收发器在体系结构上能够以较低的成本和功耗实现优异的信号完整性。图2显示了Arria II GX收发器在3.75 Gbps时的信号完整性。 图3显示了Arria II GX收发器在6.375 Gbps时的信号完整性。

图2. Arria II GX在3.75 Gbps时的眼图

图3. Arria II GX在6.375 Gbps时的眼图

Arria II GX支持的协议

表1列出了Arria II GX FPGA所支持的协议。

相关链接

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